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求職意向

芯片類-數(shù)字電路設(shè)計(jì) 廣東深圳 薪資面議 隨時(shí)到崗

教育背景

2020.x -2020x 錘子簡(jiǎn)歷大學(xué) 集成電路與集成系統(tǒng)

2016年電子設(shè)計(jì)大賽五校聯(lián)賽一等獎(jiǎng)

2014年校星火杯二等獎(jiǎng)

2014、2015年校二等獎(jiǎng)學(xué)金

工作經(jīng)驗(yàn)

2020.x -2020x 華為海思 數(shù)字電路設(shè)計(jì)

高速長(zhǎng)距Serdes IP 4個(gè)項(xiàng)目開發(fā)（速率：112G/60G   工藝：臺(tái)積電 5,7nm，中芯國(guó)際 7 nm）。

項(xiàng)目亮點(diǎn)：

              1、華為首款超高速serdes（60Gbps、112Gbps），對(duì)口5G基站；

              2、首款具有自適應(yīng)（機(jī)器學(xué)習(xí)）能力 PAM4 Serdes（LMS算法）；

              3、全新架構(gòu)（SarADC+DSP），大量數(shù)字信號(hào)處理模塊；

              4、國(guó)內(nèi)自研最高速；

項(xiàng)目職責(zé)：

              1、承擔(dān)核心模塊開發(fā)：承擔(dān)SarADC-DSP中數(shù)據(jù)通路，時(shí)鐘通路，監(jiān)控通路開發(fā)。包括以下主要模塊：

                   1）數(shù)字信號(hào)處理模塊：FFE（碼前干擾濾波）、DFE（碼間干擾濾波）、TR-FFE；

                   2）自適應(yīng)算法模塊：LMS（最小均方），TR-LMS；

                   3）時(shí)鐘恢復(fù)算法模塊：Muller PD（穆勒鑒相），CDR；

                   4）信道監(jiān)控算法模塊：SNR（信噪比統(tǒng)計(jì)），SQD（數(shù)據(jù)質(zhì)量檢測(cè)）

                   5）展頻算法模塊：SSC；

               負(fù)責(zé)代碼規(guī)模：RTL代碼量約 5-6 w 行，約180w門；

              2、TestChip集成開發(fā)：負(fù)責(zé)IP測(cè)試芯片集成開發(fā)，集成模塊包括：Marco、FEC編解碼、SubPMA、DRCK、FN-PLL、Efuse、SRAM；

               3、功耗、面積持續(xù)優(yōu)化工作：

                   背景：T7工藝切換為S7工藝，原設(shè)計(jì)綜合面積增大40%；

                   1）前端方法：1、創(chuàng)新性使用流水后移動(dòng)，大量減少時(shí)序邏輯面積，面積收益9%；

                                         2、乘加組合邏輯優(yōu)化，提取POS，減少組合邏輯面積，面積收益5%；

                                         3、大量極端場(chǎng)景測(cè)試&仿真，刪除2-tapDFE模塊，面積收益19%；

                                         4、對(duì)DSP進(jìn)行操作數(shù)隔離，降低翻轉(zhuǎn)率，功耗收益10%；

                                         5、優(yōu)化計(jì)算邏輯，使用映射表，降低計(jì)算翻轉(zhuǎn)率，功耗收益約3%；

                                         6、適當(dāng)插入時(shí)鐘門控，功耗收益約1%；

                   2）后端方法：1、使用mult-bit reg，降低1/3時(shí)鐘樹長(zhǎng)度；

                                         2、多輪優(yōu)化&模塊打散優(yōu)化，降低10%面積；

                                         3、min-size策略，通過替換路徑上時(shí)序存在余量的cell，降低面積和功耗；

               4、驗(yàn)證支撐定位工作；

                   1）各算法模塊 bit-match 驗(yàn)證支撐定位工作；

                   2）基于場(chǎng)景的UVM驗(yàn)證支撐；

                   3）質(zhì)量看護(hù)：測(cè)試點(diǎn)評(píng)審&代碼覆蓋率分析；

               5、樣片測(cè)試TSE

                   1）開發(fā)樣片測(cè)試flow；

                   2）樣片測(cè)試問題定位；

                   3）擔(dān)任高速serdes TSE，看護(hù)出口質(zhì)量；

               6、設(shè)計(jì)自動(dòng)化&效率提升

                   1）開發(fā)python腳本，對(duì)不同客戶不同需求，頂層連線工作自動(dòng)化；

           

項(xiàng)目個(gè)人評(píng)價(jià)：

              1、高速Serdes領(lǐng)域骨干數(shù)字設(shè)計(jì)工程師&TSE；

              2、對(duì)技術(shù)有熱情，同時(shí)有創(chuàng)新精神，解決T7->S7工藝切換帶來的面積和功耗超標(biāo)問題；

              3、對(duì)超高速Serdes架構(gòu)有深入理解，對(duì)LMS自適應(yīng)算法、數(shù)字濾波算法、及各種監(jiān)控，校準(zhǔn)算法有深入理解；

              4、熟悉高速計(jì)算理論，對(duì)超高速乘法器（Booth radix-8），超高速累加器（Kogge-Stone, Carry Save）有深入理解；   

              5、有較好的python基礎(chǔ)，能根據(jù)需要開發(fā)合適腳本，提升效率；

              6、熟悉UVM和BES，驗(yàn)證&后端配合好，響應(yīng)快；           

低速短距Serdes1個(gè)項(xiàng)目開發(fā)（工藝 臺(tái)積電 7nm）：

             1、負(fù)責(zé)Serdes中TX開發(fā)；

DTP新員工訓(xùn)練項(xiàng)目：

1）系統(tǒng)學(xué)習(xí)設(shè)計(jì)-UVM驗(yàn)證-后端開發(fā)；

2）針對(duì)訓(xùn)練需求設(shè)計(jì)模塊，完成數(shù)字設(shè)計(jì)-UVM驗(yàn)證-后端全流程開發(fā)

自我評(píng)價(jià)

1、研發(fā)國(guó)內(nèi)速率最高Serdes，深度理解高速Serdes SarADC-DSP架構(gòu)，對(duì)其中自適應(yīng)算法&數(shù)字信號(hào)處理有深入了解，承擔(dān)過60Gbps和112Gbps Serdes IP開發(fā)交付；

2、熟悉數(shù)字設(shè)計(jì)前端全流程：設(shè)計(jì)-驗(yàn)證-BES（7nm、5nm）；

3、熟悉嵌入式程序設(shè)計(jì)；

4、熟悉python腳本開發(fā)；

5、有對(duì)技術(shù)的超強(qiáng)好奇心，及較強(qiáng)的創(chuàng)新精神，同時(shí)具有較強(qiáng)的抗壓能力及樂觀精神；